クロックジェネレータとは？仕組みと選ぶときの観点

クロックジェネレータとは

クロックジェネレータは、デジタル回路（CPU、IC、基板）や電子システムにおいて、動作基準となる同期信号（クロック）を生成・供給するデバイスです。電子機器の中では、「いつ動くか」というタイミングがとても重要になってきます。そのタイミングを決めるのに使用されるのが、クロックジェネレータです。

クロックジェネレータの主な役割は、上述の通り、周波数の生成・供給です。水晶振動子や水晶発振器などで基本波を作り、クロックジェネレータ内部のPLL（Phase-Locked Loop）にて分周・逓倍してシステムに必要な周波数を生成します。通常のPLL内蔵発振器の1~2出力に対し、クロックジェネレータはマルチ出力で2から場合によっては30以上の出力数の製品があります。ですので、供給先の数や使用用途に応じて使い分けが可能となっています。またEMIノイズ低減が必要なアプリケーションでは、スペクトラム拡散（SSC: Spread Spectrum Clocking）機能搭載のクロックジェネレータで、システム全体へ正確な動作タイミングを配ります。

クロックジェネレータの仕組み

上述した通り、入力クロックからシステムに必要な「動作クロック」を内蔵されたPLLによる分周と逓倍の組み合わせで生成・供給します。

入力クロック：
水晶振動子や水晶発振器を用いて、基準となる周波数（リファレンスクロック）をクロックジェネレータへ入力します。

周波数の変換：
内部のPLLや分周回路により、逓倍と分周を行い、基準波の周波数変換を行います。このPLLによる周波数変換では、大きく分けてInteger‑N PLL（整数分周）とFractional‑N PLL（小数分周）の2種類があります。Integer‑N PLL（整数分周）とは、Integer‑N Divider（整数分周器）のみを用いて構成されたPLL方式です。メリットとして、回路がシンプルでノイズやジッタが少ない事があげられますが、整数で割り切れない周波数は生成できないというデメリットもあります。この制限を解決する方法として、Fractional‑N PLL（小数分周）があげられます。 Fractional‑N PLL（小数分周）はフィードバック分周器にFractional‑N Divider（小数分周器）を使用しているPLL方式です。メリットとして、小数で分周できるため、周波数の自由度が高く、整数では割り切れない周波数を生成できます。ただ、Integer‑N PLL（整数分周）と比較してノイズやジッタが大きいというデメリットもあります。

出力クロック：
PLLによる周波数変換後、システムに必要な動作クロックを各ポートより出力します。多くの場合、各出力端にも分周器がついており、PLLで生成した周波数を各出力端で 分周しクロックの供給を行います。
（Integer‑N Divider（整数分周）/Fractional‑N Divider（小数分周））

クロックジェネレータの選び方観点

システムに必要な周波数、ジッタ性能、出力チャネル数、インターフェース形式によって選定します。

周波数による選び方

まずは、供給先のデジタル回路（CPU、IC、基板）や電子システムがどれくらいの周波数を要求しているかを確認し、必要な周波数（例: 25MHz, 100MHz, 156.25MHz）によって、仕様の合うクロックジェネレータを選定します。上述の通り、周波数設定の自由度が必要な場合は、Fractional‑N PLL方式やFractional‑N Dividerが搭載されたクロックジェネレータを使用する必要があります。内蔵されているPLLの数や分周器の種類により、単独で出来る事が変わりますので、一番重要な観点だと言えます。

チャネル数（出力数）

供給先（FPGA, CPU, PHYなど）の数によってチャネル数を決定します。1出力であれば、シンプルに水晶振動子や水晶発振器によるクロック供給が好ましいですが、複数の供給先あり各供給先で同期させたい又は省スペース化を図りたい等の要求があればマルチ出力であるクロックジェネレータを選定します。

出力レベル（出力フォーマット）

供給先（FPGA, CPU, PHYなど）の数によってチャネル数を決定します。1出力であれば、シンプルに水晶振動子や水晶発振器によるクロック供給が好ましいですが、複数の供給先あり各供給先で同期させたい又は省スペース化を図りたい等の要求があればマルチ出力であるクロックジェネレータを選定します。
例　フォーマット：HCSL（LP-HCSL）、CMOS（LVCMOS）、LVDS、PECL（LVPECL）

出力フォーマットの選び方として、下記の通りに選びます。

1. 供給先の対応フォーマット
2. クロック周波数
   
   • ～50MHz前後の比較的低速クロック：CMOS
   • 数百MHz以上の高速クロック：差動クロック（HCSLやLVDS）
3. ノイズ・EMI要求
   
   • 厳しい：差動クロック（HCSLやLVDS）
   • 普通：CMOS

ジッタ（Jitter）と位相雑音（Phase Noise）

高速シリアル通信（PCIe, 10G/100G Ethernet, 5Gなど）では、低ジッタ（ps未満、数百fsレベル）が必要なため、どの程度の精度が必要かによって選定する必要があります。

スペクトラム拡散（SSC: Spread Spectrum Clock）

スペクトラム拡散（SSC: Spread Spectrum Clock）とは、クロックジェネレータに搭載されるノイズ低減のための機能です。単にSS機能と呼ばれることが多く、クロック周波数をわずかに揺らして、ノイズを目立たなくする機能で、ノイズを1点に集中させず、周波数全体に広げる事で、EMIノイズのピーク低減を行います。