以下に、S1L50000シリーズ同期RAMのシミュレーションや動作に関する注意を記します。

• 同期1ポートRAMのチップ・セレクト(XCS)や同期2ポートRAMのリード・イネーブル(XRB)をインアクティブ(High)にすると、出力データは保持されません(シミュレーションでは、X(不定)状態になります)。
• 同期2ポートRAMで、同じアドレスに、同時に書き込みと読み出しと行うと、同じサイクル内で書き込んだデータを読み出すことが可能です。しかし、その読み出しアクセス・タイムは、通常のそれとは異なること(参照:3-11)にご注意ください。
• 同期2ポートRAMにおいて、ある読み出しアドレス(AB*)をラッチした状態で、読み出しクロック(CKB)が停止した状態でも、そのアドレスに新たなデータが書き込まれた場合、その新たなデータが読み出されることに注意してください。これは、出力データをラッチしない構造のためです。
• ソフトマクロのため、タイミングは、配置配線後に変わります。
• 強制チップセレクト(FCS)は、テスト専用端子です。通常動作時には、Highに固定してご使用ください。また、RTLシミュレーション・モデルでは、FCSがHighの場合にのみ正しい動作をするように記述しております。例えば、FCSがLowの場合に書き込み状態になり、その状態でFCSがHighに変化した場合、タイミングによっては、書き込み動作がなされることがありますが、このRTLシミュレーション・モデルでは、書き込みを行いません。

以下に、S1L50000シリーズ同期RAMを含んだRTLを、論理合成する場合の注意を記します。

• 上記1-(3)で説明した、論理合成用モジュールには、S1L50000シリーズの標準セルが記述されていますので、リンク・ライブラリにも、S1L50000シリーズのライブラリを指定してください。

  例) set link_library { * s1l50000_33v.db }

• 上記1-(3)で説明した、論理合成用モジュールに、"DL2"という遅延セルが内蔵されていますので、これが論理圧縮されて消えないよう、ドント・タッチの指定をお願いします。

  例) set_dont_touch s1l50000/DL2

• 上記1-(3)で説明した、論理合成用モジュルール(_syn.vまたは_syn.vhd)を、他のRTLソース・ファイルと一緒に読み込んでください。

  例) read_verilog SK06008X_syn.v

以下に、S1L50000シリーズ同期RAMの概要を説明します。

• 同期RAMには、1ポート・タイプと、2ポート・タイプがあります。同期2ポートRAMは、ポートAが、書き込み専用で、ポートBが、読み出し専用です。
•  ワード深さ(ワード数)は、4Word刻みで8Word ～ 256Wordの範囲で構成可能です。また、ワード幅(ビット数)は、1bit刻みで1bit ～ 32bitの範囲で構成可能です。ただし、内蔵されている非同期RAMにおきまして、非存在アドレスへのアクセス(例. 94 word RAMのアドレス94へアクセス)が禁止されております。回路的に、その可能性があります場合は、ワード深さが2のベキ乗のRAMを組み合わせてご使用ください。

S1L50000シリーズ同期RAMのベーシック・セル数(BC数)は、非同期RAMに、以下の付加回路の大きさを加えたものになります。 ここで、非同期RAMの大きさは、S1L50000シリーズデザインガイドをご参照ください。

• 同期2ポートRAMの付加回路の大きさ

  ((アドレス・ピン数) + (ワード幅) × 2) × (D-FFのBC数) + 13 [BC]

• 同期1ポートRAMの付加回路の大きさ

  ((アドレス・ピン数) × 2 + (ワード幅) × 2) × (D-FFのBC数) + 13 [BC]

ここで、D-FFのBC数は、S1L50000シリーズMSIライブラリをご参照ください。ただし、とりあえずの目安をでよろしければ、ローノイズ・タイプSCAN―FFの10BCで計算するといいでしょう。

同期1ポートRAMは、図1のように、非同期1ポートRAMとD-FFとゲートを用いて構成されています。

同期2ポートRAMは、図4のように、非同期2ポートRAMとD-FFとゲートを用いて構成されています。